ՀՀ ԳԱԱ եւ ՀՊՃՀ Տեղեկագիր. Տեխնիկական գիտություններ =Proceedings of the NAS RA and SEUA: Technical Sciences

Алгоритм минимизации задержек критических путей цифровых схем

Меликян, В. Ш. and Оганесян, Д. Д. (2004) Алгоритм минимизации задержек критических путей цифровых схем. ՀՀ ԳԱԱ Տեղեկագիր: Տեխնիկական գիտություններ, 57 (2). pp. 324-330. ISSN 0002-306X

[img]
Preview
PDF - Requires a PDF viewer such as GSview, Xpdf or Adobe Acrobat Reader
193Kb

Abstract

Дан анализ эффективности существующих алгоритмов оптимизации цифровых схем при разных технологических процессах. С целью уменьшения задержек критических путей предложен метод посттопологической оптимизации цифровых схем посредством реструктуризации и перераспределения логических схем. Դիտարկված են թվային ինտեգրալ սխեմաների նախագծման ընթացքում ծագող միջմիացումների հետ կապված խնդիրները տարբեր տեխնոլոգիական գործընթացների դեպքում: Բերված է լավարկման տարբեր ալգորիթմերի համեմատական վերլուծությունը: Առաջարկված է թվային ինտեգրալ սխեմաների հապաղումների նվազարկման նոր ալգորիթմ` հիմնված տարրերի վերադասավորման և տեղաբաշխման վրա: The efficiency of existing algorithms for digital circuit optimization at different technologies are analyzed. To decrease the critical path delays, a method of posttopological optimization of digital circuits by means of restructuring and placement of logical circuits has been proposed.

Item Type:Article
Additional Information:Թվային սխեմաների որոշիչ ճանապարհների ժամանակային հապաղումների նվազարկման ալգորիթմ; Digital circuit minimization algorithm of critical path delays
Uncontrolled Keywords:Մելիքյան Վ. Շ., Հովհաննիսյան Դ. Դ., Melikyan V. Sh., Hovhannisyan D. D., посттопологическая оптимизация, критический путь, минимизация задержек межсоединений
Subjects:T Technology > T Technology (General)
ID Code:2466
Deposited By:Fundamental Scientific Library
Deposited On:25 Jul 2011 23:29
Last Modified:24 Dec 2019 18:39

Repository Staff Only: item control page